Datasheet Texas Instruments CDCVF2505PWG4 — Ficha de datos
| Fabricante | Texas Instruments |
| Serie | CDCVF2505 |
| Numero de parte | CDCVF2505PWG4 |
Controlador de reloj PLL para sincronización.
Hojas de datos
CDCVF2505 3.3-V Clock Phase-Lock Loop Clock Driver datasheet
PDF, 1.2 Mb, Revisión: G, Archivo publicado: agosto 31, 2016
Extracto del documento
Precios
Descripción detallada
DRAM y Gen. Purp. Aplicaciones con compatibilidad de espectro extendido, modo de apagado 8-TSSOP -40 a 85
Estado
| Estado del ciclo de vida | Activo (Recomendado para nuevos diseños) |
| Disponibilidad de muestra del fabricante | Sí |
Embalaje
| Pin | 8 |
| Package Type | PW |
| Industry STD Term | TSSOP |
| JEDEC Code | R-PDSO-G |
| Package QTY | 150 |
| Carrier | TUBE |
| Device Marking | CKV05 |
| Width (mm) | 4.4 |
| Length (mm) | 3 |
| Thickness (mm) | 1 |
| Pitch (mm) | .65 |
| Max Height (mm) | 1.2 |
| Mechanical Data | Descargar |
Paramétricos
| Absolute Jitter (Peak-to-Peak Cycle or Period Jitter) | 150 ps |
| Function | SDR |
| Number of Outputs | 4 |
| Operating Frequency Range(Max) | 200 MHz |
| Operating Frequency Range(Min) | 24 MHz |
| Operating Temperature Range | -40 to 85 C |
| Output Drive | 12 mA |
| Package Group | TSSOP |
| Package Size: mm2:W x L | 8TSSOP: 19 mm2: 6.4 x 3(TSSOP) PKG |
| Rating | Catalog |
| VCC | 3.3 V |
| t(phase error) | 150 ps |
| tsk(o) | 150 ps |
Plan ecológico
| RoHS | Obediente |
Notas de aplicación
- Design and Layout Guidelines for the CDCVF2505 Clock DriverPDF, 176 Kb, Archivo publicado: nov 16, 2000
This application note describes tuning techniques, line termination methods, and filter circuit for the CDCVF2505, and it provides PCB layout guidelines.
Linea modelo
Serie: CDCVF2505 (9)
Clasificación del fabricante
- Semiconductors > Clock and Timing > Memory Interface Clocks and Registers