Datasheet Texas Instruments CDCF5801ADBQR — Ficha de datos

Multiplicador / divisor basado en PLL de baja fluctuación con líneas de retardo programables hasta sub 10ps 24-SSOP -40 a 85

Hojas de datos

PDF, 603 Kb, Archivo publicado: marzo 15, 2006

Extracto del documento

Estado del ciclo de vida	Activo (Recomendado para nuevos diseños)
Disponibilidad de muestra del fabricante	Sí

Input Level	HSTL,LVPECL,LVTTL
Number of Outputs	1
Operating Temperature Range	-40 to 85 C
Output Frequency(Max)	280 MHz
Output Level	LVDS,LVPECL,LVTTL
Package Group	SSOP
Package Size: mm2:W x L	24SSOP: 52 mm2: 6 x 8.65(SSOP) PKG
Programmability	Pin configuration
Special Features	Spread Spectrum Clocking (SSC),3.3V Vcc/Vdd
VCC Core	3.3 V
VCC Out	3.3 V

RoHS

Obediente

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A General Guideline: How to Use the CDCF5801A for Phase Alignment/Adjustment (Rev. B)
PDF, 129 Kb, Revisión: B, Archivo publicado: oct 21, 2005
Unlike regular PLLs, the CDCF5801 has an extra phase aligner. Using this extra phase aligner, the CDCF5801 can align two different clock phases, even with differentfrequencies. Examples of where phase alignment may be useful include:В· Applications where two clock buffers' outputs need to be alignedВ· Applications that require data synchronization with SERDESВ· Applications that require stati
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Using Configurable Active Delay Elements in CDCF5801A Feedback Loop
PDF, 43 Kb, Archivo publicado: sept 15, 2004
Using Configurable Active Delay Elements in CDCF5801 Feedback Loop

Serie: CDCF5801A (4)